Vivado:TCL 命令，用于将时钟 1 和时钟 2 之间的时序路径设置为假路径(时序 6 和定时 7)

Question

假设我有一个FPGA/VHDL设计，它有两个时钟域，一个时钟域到另一个时钟域之间的每条路径都有用VHDL编写的CDC同步代码，以确保在跨时钟边界之间传递信息时没有元稳定性。

在这种情况下，Vivado TCL 命令将时钟 1 和时钟 2 之间的时序路径设置为时钟 1 和时钟 2 之间每个时序路径的假路径是什么？

示例编译器警告：

WARNING: [TIMING-6] The clocks clk_1 and clk_2 are related (timed together) but they have no common primary clock. The design could fail in hardware. To find a timing path between these clocks, run the following command: report_timing -from [get_clocks clk_fpga_0] -to [get_clocks clk_out1_design_zynq_zyboz720_clk_wiz_0_0] 
WARNING: [TIMING-7] The clocks clk_1 and clk_2 are related (timed together) but they have no common node. The design could fail in hardware. To find a timing path between these clocks, run the following command: report_timing -from [get_clocks clk_1] -to [get_clocks clk_2]

Answer 1

set_false_path -from [get_clocks clk_1] -to [get_clocks clk_2]

此命令将删除与此 CDC 相关的警告和预期严重警告"未满足时间"，但这不会确保您的设计正常工作。

我建议您在重新同步信号上添加属性ASYNC_REG，以确保合成器将 2 个 CDC FF 放置在非常接近的位置(如果可能的话，在同一切片中(：

attribute ASYNC_REG : string;
attribute ASYNC_REG of a_r_clk_2  : signal is "TRUE"; -- Output of the first resync FF in clk_2
attribute ASYNC_REG of a_rr_clk_2 : signal is "TRUE"; -- Output of the second resync FF in clk_2