在 Spartan 3 FPGA 中使用 DCM 锁定输出

Question

我在Spartan-3 FPGA上使用DCM，它具有锁定的输出信号。我需要在准备好时分发我的时钟，否则它应该是零。定义由其他实体使用的"CLKOUT 和 LOCKED"信号是否有任何问题，或者我在通过 and 门路由该时钟时遇到麻烦？

Answer 1

你正在寻找一个 BUFGCE

通常，我使用 PLL 的 LOCK 端口为我的 CLK 生成同步非肯定复位 (RST_N(，而不是用于启用 CLK。这取决于你的设计，我不知道...

process (CLK,LOCKED)
begin
if (LOCKED = '0') then
rst_n_in <= '0';
RST_N    <= '0';
elsif (rising_edge(CLK)) then
rst_n_in <= '1';
RST_N    <= rst_n_in ;
end if;
end process;