在Verilog上下文中遇到系统Verilog功能"reg"？

Question

我的代码中有一个表达式，如下面的代码所示。我正在用Modelsim编写此代码，这是一个Verilog模块。编译器发出警告，如标题所示。我已经在互联网上搜索过，但找不到任何参考资料。请注意，当我删除关键字"参数"时，此警告会消失。我必须保留关键字参数，因为我想保持恒定。

parameter reg  [4:0]REG_MIN = 5'b00000;   // Address of Minimum register <br/>
parameter reg  [4:0]REG_MAX = 5'b10110;  // Address of Maximum register 

Answer 1

Verilog不允许指定参数的数据类型，但SystemVerilog允许。确保您的文件具有 *.sv 文件扩展名。否则，参数将采用 RHS 中的类型。