如何在Vivado上合成火箭芯片

Question

我正在Vivado上合成火箭芯片。我能够在Vivado上运行模拟并获得所需的结果。但是，当我合成相同的设计并运行合成后模拟时，我不会得到相同的结果。我使用了在vsim目录中运行"make-verilog"后生成的2个文件。对于合成，我定义了变量"合成"。为了得到合适的结果，我可能会错过哪些东西？

Answer 1

您应该首先生成Verilog输出，将其合并到您的系统或SoC中，然后像往常一样将其传递给Vivado