将大组合逻辑分解为小逻辑是否真的减少了延迟

Question

我试图理解我朋友的verilog设计，他将大逻辑分解为小逻辑，他说这有助于他解决时序问题。但我不明白为什么，因为综合后，那些只是一堆 AND 和 OR 门，逻辑是一样的，这如何减少延迟？这是原始代码：

    assign state0 = ({104{d0_xq}} & markerState0[519:416]) | 
                ({104{d1_xq}} & markerState1[519:416]) |
                ({104{d2_xq}} & markerState2[519:416]) |
                ({104{d3_xq}} & markerState3[519:416]);
assign state1 = ({104{d0_xq}} & markerState0[415:312]) |
                ({104{d1_xq}} & markerState1[415:312]) |
                ({104{d2_xq}} & markerState2[415:312]) |
                ({104{d3_xq}} & markerState3[415:312]);
assign state2 = ({104{d0_xq}} & markerState0[311:208]) |
                ({104{d1_xq}} & markerState1[311:208]) |
                ({104{d2_xq}} & markerState2[311:208]) |
                ({104{d3_xq}} & markerState3[311:208]);
assign state3 = ({104{d0_xq}} & markerState0[207:104]) |
                ({104{d1_xq}} & markerState1[207:104]) |
                ({104{d2_xq}} & markerState2[207:104]) |
                ({104{d3_xq}} & markerState3[207:104]);
assign state4 = ({104{d0_xq}} & markerState0[103:0]) |
                ({104{d1_xq}} & markerState1[103:0]) |
                ({104{d2_xq}} & markerState2[103:0]) |
                ({104{d3_xq}} & markerState3[103:0]);
always @(posedge clock) begin
    state_xq <= {state0, state1, state2, state3, state4};  
end

如果我使用：

assign state = ({520{d0_xq}} & markerState0) |
                ({520{d1_xq}} & markerState1) |
                ({520{d2_xq}} & markerState2) |
                ({520{d3_xq}} & markerState3);
always @(posedge clock) begin
    state_xq <= state;  
end

Answer 1

如果是某种ASIC技术 您可以深入研究生成的网表，并检查是否由于某种原因使用了不同的基元，因此即使逻辑上两种结构给出相同的结果，也实现了不同的时序。无论哪种方式，这都很奇怪，我不希望看到 STA 结果出现显着差异，但我不是合成引擎方面的专家。

或者，工具应该

允许您生成reg-2-reg报告，显示路径的确切细分，这应该揭示工具应用不同方法的位置(例如，在哪个操作上(。