VHDL 非顺序引脚

Question

我是VHDL的新手，所以我正在使用现有的代码。 在顶级代码中，端口分配如下：

.conduit_gpio_set_0   (GPIO_0[31 : 16]).

我的FPGA板有一个GPIO_0和GPIO_1组。我制作了一个使用 16 个引脚的 PCB 板，但它们不是连续的，如 FPGA 所见.分配 16 个引脚的语法是什么....GPIO_0[32和30：16] ？我尝试了许多不同的格式，但没有成功。

Answer 1

你的意思是在初始化时使用串联，像这样吗？

.conduit_gpio_set_0({GPIO_0[32], GPIO_0[30:16]}).

假设GPIO_0宽 33 位(或更宽(。