VHDL约束文件中的时钟映射

Question

所以我有一个VHDL程序，它依赖于进程的时钟，但我不知道如何将时钟放在约束文件中。在我的设计源文件中，我将时钟声明为

clk : IN std_logic;

我尝试了一些基于我在网上看到的东西，比如

create_clock -period 5 -name clk [get_ports clk]

和

set_property PACKAGE_PIN L16 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name clk -period 8.00 -waveform {0 4} [get_ports clk]

到目前为止都没有成功。我得到的主要错误是

Placer failed with error: 'IO Clock Placer failed'

感谢所有的帮助。

我使用Vivado 2015.2和编程的ZYBO板。

Answer 1

假设您能够综合此设计，我将检查'clk'是否在您的netlist中。为此，打开合成设计并展开Netlist选项卡中的"Nets"树。如果"clk"不存在，那么它已经被优化掉了;如果发生这种情况，请重新检查VHDL。

同样，您可以在运行合成之后直接在TCL控制台中键入这些约束。通过这样做，您将获得Vivado是否能够成功执行命令或它抛出的任何错误的即时反馈。这是一种更快的发现错误的方法，这样你就不必浪费时间去"运行实现"。