在为标准计算机编写编译器时，可以针对现有的中间表示（如LLVM IR），而不必担心系统之间的棘手的体系结构差异。FPGA是否存在类似的东西？
不是真的。综合工具已经非常了解架构，因此输出网列已经针对目标设备量身定制。
您最接近的是使用ASIC工具来定位简单的大门和flipflop库。这将产生"最低通信的分母"网列（尽管那时候将重新定位为FPGA并不是有效的，因为从该代表回到"这是一个加法器"，所以我可以使用随身携带的链" IS非平凡。
更新 - 我看到您想开发实验性HDL ...
我建议，如果您想从实验性的HDL转到仅输出VHDL或Verilog的Botstream，然后运行传统工具。我的感觉是，您真的不想负责映射（例如）加入LUTS 携带链条，因为您花了很多年才能像当前的工具一样好。
如果您还没有，请看一下MyHDL如何做类似的事情。