Verilog: Reg is not declared

Question

这是注册赋值的声明

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter

但是在模块的最后一行，我收到此错误，它指向相同的 reg 分配。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.

谁能帮我解决这个问题，因为我对verilog的整个体验只是一本书:(

Answer 1

在 verilog 中，您只能在 always 或initial块中为reg赋值。您还具有从总线上剥离位的位范围RGB总线名称的错误一侧。

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

请注意，在 verilog 中，参数名称（如代码中的bi7）通常以大写形式定义和编写，以便于挑选。