Verilog 错误意外的"="，需要标识符或type_identifier

Question

我现在正在建造一个测试台，我不确定如何连接以前构建的几个模块。这是我使用的模块，所有这些模块均已测试并正常工作。

    counter11bit_abc ctr2(ctr_enable, ctr_clr, clk_out, counter);
    register10bit_abc dut3(clk_out, d_in, q_out);
    clk #(400) clk1(clk_enable, clk_out);
    hc85_abc dut4(a_in, b_in, ia_lt_b, ia_eq_b, ia_gt_b, qa_lt_b, qa_eq_b, qa_gt_b);

我需要连接以下端口：

    assign a_in = counter [3:0];
    assign b_in = counter [7:4];
    assign ia_lt_b = counter [8];
    assign ia_eq_b = counter [9];
    assign ia_gt_b = counter [10];
    assign d_in[0] = ia_gt_b;
    assign d_in[1] = ia_eq_b;
    assign d_in[2] = ia_lt_b;

声明如下：

    wire [9:0] d_in;
    wire [9:0] q_out;
    wire [3:0] a_in, b_in;
    wire ia_lt_b, ia_eq_b, ia_gt_b, qa_lt_b, qa_eq_b, qa_gt_b;
    reg        clk_enable;  
    reg        ctr_enable;  
    reg        ctr_clr;     
    wire       clk_out;     
    wire [10:0] counter; 

对于初始部分，我放下如下：

initial 
    clk_enable = 1;
    ctr_enable = 1;
    ctr_clr = 1;
    #400
    ctr_clr = 0;
    #1000000

现在，编译器给我投诉说

接近" ="：语法错误，意外'='，期望标识符或 type_distifier

，也就是" ctr_enable = 1;"的行

是否有人知道会导致这个问题的原因？我一直在研究它一个多小时，尽我所能。谢谢。

Answer 1

在Verilog中，initial仅适用于以下语句，除非在begin/end中包含，否则不论凹痕如何（因为它不是Python）。

。

结果，您的第二行（ctr_enable = 1）完全独立于always关键字。修复程序是添加begin/end：

initial begin 
    clk_enable = 1;
    ctr_enable = 1;
    ctr_clr = 1;
    #400
    ctr_clr = 0;
    #1000000;
end