如何在VHDL中实现具有n位输入，1位输出的异或门

Question

作为标题， 实体的代码如下：

entity n_in_1_out_xor_gate is
generic(
bits                 : integer
);
port (
n_in                : in  std_logic(bits-1 downto 0);
xor_gate_out        : out std_logic
); 
end n_in_1_out_xor_gate;

如何实现代码体？ 有人帮助我吗？ 谢谢！

Answer 1

使用 vhdl 2008，您可以简单地编写：

xor_gate_out <= xor n_in;

如果你坚持使用 vhdl '93，我曾经使用过的所有编译器都支持包含归约函数的std_logic_misc非标准库：

xor_gate_out <= xor_reduce(n_in);