我有一个AXI UVC,可以配置为主或从,还有一个带有3个时钟块(mst_cb,slv_cb,mon_cb(的接口。我收到警告消息,告诉我端口是乘法驱动的。您如何解决这些警告消息?
我不确定,但我认为问题在于端口具有不同的方向,具体取决于所使用的时钟块(即 AWREADY 是主站的输入和从站的输出(。
interface axi_if();
logic aclk;
logic awready;
clocking mst_cb @(posedge aclk);
input awready;
endclocking
clocking slv_cb @(posedge aclk);
ouput awready;
endclocking
endinterface
我试图暂时删除从属时钟块,警告消息消失了。但是,当 UVC 配置为从属时,我需要从时钟块。
这很可能是因为有人连续分配aready
。将声明更改为连线。