将参数传递给 Verilog 模块

Question

我正在为FPGA设计编写一些Verilog模块。我环顾互联网，了解如何最好地参数化我的模块。我看到两种不同的方法经常发生。我在下面列举了两种不同方法的一个例子。以下哪种方法是参数化模块的最佳方法？有什么区别？它是否依赖于供应商(Altera vs Xilinx(？

第一种方法：模块定义：

module busSlave #(parameter DATA_WIDTH = 1) (
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);
endmodule

模块实例化：

module top;
  //DATA_WIDTH is 32 in this instance
  busSlave #(.DATA_WIDTH(32)) slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );
  //DATA_WIDTH is 64 in this instance
  busSlave #(.DATA_WIDTH(64)) slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );
endmodule

第二种方法：模块定义：

module busSlave(
  parameter DATA_WIDTH = 1;
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);
endmodule

模块实例化：

module top;
  //DATA_WIDTH is 32 in this instance
  busSlave slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );
  defparam slave32.DATA_WIDTH = 32;
  //DATA_WIDTH is 64 in this instance
  busSlave slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );
  defparam slave64.DATA_WIDTH = 64;
endmodule

Answer 1

defparam语句计划弃用。 IEEE Std 1800-2012，附录C(弃用(，"C.4.1 Defparam 语句"部分指出：

强烈建议用户迁移其代码以使用 参数重定义的替代方法。

Verilog 的许多功能都依赖于供应商。