我想使用 Questasim 10.1 启动一个单位延迟 RTL 仿真。我已经查看了如何编译设计，我看到有一个用于编译verilog文件的选项+delay_mode_unit。我的设计是vhdl.
这种设计有选择吗？
通过参考Modelsim 10.1c用户手册-Chapter 7, Cell Libraries，您可以找到Modelsim如何支持各种Verilog ASIC和FPGA单元库。单位延迟模式在手册中一页后进行了说明。
关于VHDL，我找不到Modelsim确认支持的类似部分。但是，在Chapter 14, VHDL VITAL SDF中，您可以找到如何仅为 VITAL 细胞启用计时。您可以SDF to VHDL Generic Matching阅读以下部分以获取更多帮助。
另请查看有关如何为 VHDL 进行工作设置Chapter 6, VITAL Usage and Compliance。