使用Verilog在32位ALU中实现一位标志

Question

我正在做一项作业，有点不知所措，真的不知道如何开始。我需要在32位ALU中实现以下标志：

•Z（"零"）：如果操作结果为零，则设置为1（"真"）

•N（"负"）：如果结果的第一位为1，则设置为1（"真"），表示为负数

•O（"溢出"）：设置为1（"True"）表示操作溢出总线宽度。

此外，还有一个比较功能，它将输入a与输入b进行比较，然后设置三个标志之一：

•LT，如果输入a小于输入b

•GT，如果输入a大于输入b

•EQ，如果输入a等于输入b

我需要修改这个ALU以包括三个标志和比较输出，然后更改测试台以测试所有这些修改。

这是我为这次作业收到的所有信息，实际上没有教科书或任何其他资源。这是一个在线课程，我无法从我的导师那里得到回应。所以我对如何开始有点困惑。说到数字逻辑，我还是个新手，所以请耐心等待。我只需要一些帮助来理解这些标志和比较是如何工作的。如果有人能更好地向我解释它们是如何工作和做什么的，以及我将如何将它们实现到ALU和测试台上，我将非常感激

我不希望有人来做我的任务，我真的只需要帮助理解它。

ALU

module alu32 (a, b, out, sel);      
    input [31:0] a, b;    
    input [3:0] sel;   
    output [31:0] out,
    reg [31:0] out;  
    //Code starts here 
    always @(a, b, sel)   
    begin     
        case (sel)       
            //Arithmetic Functions       
            0  : out <= a + b;       
            1  : out <= a - b;       
            2  : out <= b - a;       
            3  : out <= a * b;       
            4  : out <= a / b;       
            5  : out <= b % a;       
            //Bit-wise Logic Functions       
            6  : out <= ~a; //Not       
            7  : out <= a & b; //And       
            8  : out <= a | b; //Or       
            9  : out <= a ^ b; //XOR       
            10 : out <= a ^~ b; //XNOR       
            //Logic Functions       
            11 : out <= !a;       
            12 : out <= a && b;       
            13 : out <= a || b;       
            default: out <= a + b;     
        endcase
    end  
endmodule 

ALU测试台

module alu32_tb();  
    reg [31:0] a, b; 
    reg [3:0] sel; 
    wire [31:0] out; 
initial begin
$monitor("sel=%d a=%d b=%d out=%d", sel,a,b,out);   
    //Fundamental tests - all a+b   
    #0 sel=4'd0; a = 8'd0; b = 8'd0;    
    #1 sel=4'd0; a = 8'd0; b = 8'd25;   
    #1 sel=4'd0; a = 8'd37; b = 8'd0;   
    #1 sel=4'd0; a = 8'd45; b = 8'd75;  
    //Arithmetic   
    #1 sel=4'd1; a = 8'd120; b = 8'd25; //a-b   
    #1 sel=4'd2; a = 8'd30; b = 8'd120; //b-a   
    #1 sel=4'd3; a = 8'd75; b = 8'd3; //a*b   
    #1 sel=4'd4; a = 8'd75; b = 8'd3; //a/b   
    #1 sel=4'd5; a = 8'd74; b = 8'd3; //a%b  
    //Bit-wise Logic Functions   
    #1 sel=4'd6; a = 8'd31; //Not   
    #1 sel=4'd7; a = 8'd31; b = 8'd31; //And   
    #1 sel=4'd8; a = 8'd30; b = 8'd1; //Or   
    #1 sel=4'd9; a = 8'd30; b = 8'd1; //XOR   
    #1 sel=4'd10; a = 8'd30; b = 8'd1; //XNOR  
    //Logic Functions   
    #1 sel=4'd11; a = 8'd25; //Not   
    #1 sel=4'd12; a = 8'd30; b = 8'd0; //And   
    #1 sel=4'd13; a = 8'd0; b = 8'd30; //Or      
    #1 $finish; 
end  
alu32 myalu (.a(a), .b(b), .out(out), .sel(sel));  
endmodule  

Answer 1

您可以将这些标志输出添加到设计中。如下所示。只需在测试台中连接即可。

// In design:
output zero;
output overflow;
output negative;
// In testbench:
wire zero,overflow,negative;
alu32 myalu (.a(a), .b(b), .out(out), .sel(sel), .zero(zero), .overflow(overflow),.negative(negative));  

对于逻辑部分，可以使用连续赋值来完成。您可能需要添加一些逻辑，以便仅在sel的某些值期间使用这些标志。

Z（"零"）：如果操作结果为零，则设置为1（"真"）

因此，我们可以有所有的条件，out的位必须是零。这可以通过许多其他方式实现。

// Bit wise OR-ing on out
assign zero = ~(|out);

O（"溢出"）：设置为1（"True"）表示操作溢出总线宽度。

根据此描述和显示的代码，您只需要在此处携带标志。也就是说，加法运算的签名扩展。有关溢出情况，请参阅WikiPedia上的此页面。

但是，溢出条件是而不是与进位位相同。溢出表示数据丢失，而进位表示下一阶段中用于计算的一位。

所以，做以下事情可能是有用的：

// Extend the result for capturing carry bit
// Simply use this bit if you want result > bus width
{carry,out} <= a+b;
// overflow in signed arithmetic:
assign overflow = ({carry,out[31]} == 2'b01);

N（"负"）：如果结果的第一位为1，则设置为1（"真"），表示为负数

同样，这只是out寄存器的MSB。但是，下溢条件与完全不同。

// Depending on sel, subtraction must be performed here
assign negative = (out[31] == 1 && (sel == 1 || sel == 2));

此外，像assign lt = (a<b) ? 1 : 0;和其他条件这样的简单条件可以检测输入LT、GT和EQ条件。

请参阅此处的答案以了解上溢/下溢标志。溢出进位链接也可能有用。

有关ALU实现的更多信息，请参阅Carryout Overflow、Verilog中的ALU和ALU PDF。