为什么混合信号输出只在1ns、2ns、3ns时发生变化

Question

我正在尝试模拟&数字仿真(Cadence Virtuoso版本6)

我在verilog代码中制作了一个简单的计数器，并成功地检查了数字模拟。但当我尝试混合信号模拟时(仅使用2个反相器链作为Clk//重置为数字计数器的模拟部分)，我发现数字输出仅随1ns(1ns，2ns，3ns，4ns)的倍数而变化

即使我使Clk周期为100ps，计数器也只改变1ns、2ns、3ns。(在verilog模拟中，它完全正常。)

Answer 1

检查时间刻度。我想你会有这样的东西：`时间刻度1ns/1ns第一个值是单位，第二个值是分辨率。由于数字和混合信号模拟器的初始化不同，这两种情况下可能不同。否则，可能是由于您可能在模拟域和数字域之间插入了连接模块(仅在ams的情况下)。