Altera Quartus and modelsim

Question

我正在用verilog在quartus中写一些东西，在我看来有些奇怪，但实际上很简单

这段代码正确地增加了地址

    module counter(
    input wire clock,
    input wire reset,
    output reg [4:0]address
);
initial
begin
    address = 5'b0
end
always@(posedge clock)
begin
    if(reset)
    begin
        address <= 5'b0;
    end
    else
    begin
        address <= address + 5'b00001;
    end
end
endmodule

这个，位的变化变得无关紧要，当我开始输出0以外的东西时就会发生

module counter(
    input wire clock,
    input wire reset,
    output reg [4:0]address
);
initial
begin
    address = 5'b11101;
end
always@(posedge clock)
begin
    if(reset)
    begin
        address <= 5'b0;
    end
    else
    begin
        address <= address + 5'b00001;
    end
end
endmodule

有谁知道解决这个问题的方法吗?

Answer 1

虽然很难确切地说出您在说什么，但似乎您很好奇为什么在初始块中更改起始值似乎对计数器开始的位置没有影响。

似乎您可能会执行重置作为测试台架的一部分，所以当您查看address时，值总是从0开始(因为初始块设置由always块中的重置更改)。

Answer 2

这部分对我来说很可疑:

if(reset)
begin
    address <= 5'b0;
end

应:

if(reset)
begin
    address <= 5'b00000;
end

你可以尝试用这个实现来加载和启动信号:

 module Counter(load,clk,start,data_in,data_out);
    input load;
    input clk;
    input start;
    input [5-1:0] data_in;
    output [5-1:0] data_out;
    reg [5-1:0] tmp;
    initial
    begin
        tmp = 5'b0000;
    end
    always @ ( posedge clk)
        begin
        if(~start)
        begin
            tmp <= 5'b0000;
        end
        else if(load)
            tmp <= data_in;
        else
            tmp <= tmp + 1'b1;
    end
    assign data_out = tmp;
endmodule