SystemVerilog typedef equivalent in Verilog

Question

我可以在Verilog中使用任何与SystemVerilog的typedef相等的结构吗？

我知道在 SV 中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995(中不存在。但是有可能以某种方式绕过它吗？

Answer 1

目前几乎所有支持 Verilog 的工具也支持 SystemVerilog 中的 typedef 结构。我会花时间弄清楚如何迁移到SystemVerilog，而不是试图解决Verilog中缺乏它的问题。您可以在Verilog中使用的最接近的东西是"定义语句"。

Answer 2

SystemVerilog 具有用户定义的数据类型，Verilog 没有。