赛灵思中的 Verilog 模块"signal never used"错误

Question

我有一个Verilog程序，我必须建模可以添加，减去，检查平等和除以2的ALU。

module alu(
input wire [7:0] sw,
 output reg [2:0] s, 
 output reg cout
 );
reg co1, co2;
always @(*) begin 
    if(~sw[6] & ~sw[7]) begin 
    s[0] = sw[0] ^ sw[3] ^ 1'b0; 
    co1 = (sw[3] & 1'b0) | (sw[0] & 1'b0) | (sw[0] & sw[3]);
    s[1] = sw[1] ^ sw[4] ^ co1; 
    co2 = (sw[4] & co1) | (sw[1] & co1) | (sw[1] & sw[4]);
    s[2] = sw[2] ^ sw[5] ^ co2; 
    cout = (sw[5] & co2) | (sw[2] & co2) | (sw[2] & sw[5]);
    end
    else if(sw[6] & ~sw[7]) begin
    s[0] = sw[0] ^ ~sw[3] ^ 1'b1; 
    co1 = (~sw[3] & 1'b1) | (sw[0] & 1'b1) | (sw[0] & ~sw[3]);
    s[1] = sw[1] ^ ~sw[4] ^ co1; 
    co2 = (~sw[4] & co1) | (sw[1] & co1) | (sw[1] & ~sw[4]);
    s[2] = sw[2] ^ ~sw[5] ^ co2; 
    cout = (~sw[5] & co2) | (sw[2] & co2) | (sw[2] & ~sw[5]);
    end
        \more code
end
endmodule

我会收到" CO1"one_answers" CO2"的警告

信号被分配但从未使用。在优化过程中将修剪该未连接的信号。

我对警告感到困惑，因为从我的理解中，" CO1"one_answers" CO2"被用来分配某些东西。总的来说，当我在板上运行它时，我根本没有输出。

Answer 1

，所以这最终是一个非问题。合成后它们被删除。