如何在verilog中连接两个网络(如何连接FPGA中的两个物理引脚)

Question

我是Verilog的新手，正在尝试连接FPGA内的两个物理引脚。我有：

module top
(
   pin1,
   pin2
);
input pin1;
output pin2;
assign pin2 = pin1;

引脚1和引脚2指定给约束文件（ucf或xdc）中的物理引脚。

这样做对吗？从本质上讲，在我的硬件中，引脚1连接到FPGA，引脚2从FPGA出来。我想把针2按针1驱动。

谢谢，

Answer 1

这是可行的，但这取决于你最终想要做什么/它们是什么样的信号/对你来说重要什么。例如，如果这些是时钟信号，那可能不是正确的方法（假设你在xilinx land或altera中的等效位置，你应该使用和ODDR2触发器）。你还应该意识到，你并不是在做一个电气开关本身——它是一个逻辑开关。