我无法将值强制放入"thereg"注册表文件中

Question

module myRegister
(input clk,
input [3:0] write,
input [3:0] read1,
input [3:0] read2,
input [3:0]writedata);
reg[3:0]thereg[7:0];
reg [3:0]readdata1;
reg [3:0]readdata2;
always @(posedge clk) begin
readdata1=thereg[read1];
readdata2=thereg[read2];
end
always @(negedge clk) begin
thereg[write]=writedata;
end
endmodule

我需要将值（1 和 0）强制放入"thereg"注册表文件中，并在时钟的正边缘从中读取两次，在时钟的负边缘从中写入一次。 但是，我无法强制任何值。 我单击强制，没有任何反应，但是，我能够将值强制到其他所有内容中。 有什么想法吗？

Answer 1

在测试平台中，您只能访问输入/输出端口，而不能访问线路/注册。 满足您要求的更好方法是强制将值强制输入端口在每个负边沿处写入数据，您将在输出端口 readdata1 和 readdata2 上的连续正时钟边沿获得相同的数据。