我很想了解用于在模拟器中生成软件时钟的技术。我的机器的频率仅为〜2.4GHz，但我可以使用模拟器最多生成500thz时钟(请参阅下面的系统Verilog smippet(。
`timescale 1fs/1fs;//This is the minimum time-unit and precision that can be used to generate 500THz clock
module temp();
bit clk_b;
always #1 clk_b =~ clk_b ;
endmodule
这种较高的频率只是软件错觉还是与CPU晶体振荡器有任何链接？
模拟不会实时"运行"。因此，它将计算步骤的结果，如果完成了。这意味着所需步骤数量(以及问题复杂性(与计算机性能之间的比率将定义模拟需要完成多少时间。仿真的时间尺度设置就是它所说的：将模拟步骤与时间相关联的一种方法(比例(。
，如果您想称呼它，这确实是一种"幻觉"。
SystemVerilog是HVL，即硬件验证语言。它(主要(用于验证硬件设计。
该语言的主要目的是提供一个平台，可以在其中创建逻辑来通过运行模拟来验证DUT，即为DUT生成不同的操作条件并检查其在每个条件下的行为。但这并不一定意味着DUT应该在SystemVerilog Testbench产生的这种极端条件下运作。
当您从测试台上生成500thz时钟并检查DUT的行为时，您会确保即使在这种极端条件下，DUT也不会(实际上(破裂。但是请注意，这只是您创建的虚拟环境，而不是DUT曾经合成的实际环境。
如果机器(或DUT(的最大频率为〜2.5GHz，则应该在实际环境中以该频率运行，但是仅出于好奇心，您甚至可以通过不同的输入时钟频率检查DUT的操作产生不同的模拟。
希望它有帮助！