Verilog VGA 信号实现："水平拉伸"

Question

我正在用Altera FPGA实现XGA（1024x768）视频协议。我有图像显示，具有正确的颜色和清晰的垂直显示（即，将每第n个垂直像素设置为黑色会导致清晰的水平线，没有混叠）。然而，水平显示（垂直线）非常倾斜，1像素宽的线在3到4像素的宽度上被"涂抹"。此外，显示信号的宽度太宽。试图创建一个均匀的高度和宽度网格会导致单元格比它们的高度更宽。

我已经通过逻辑分析器对照这些值检查了我的所有计时，它们非常准确，精确到百分之一以内。

根据这个问题描述，有什么关于在哪里进行调试的想法吗？考虑到垂直是点对点的，我想这和我的水平同步有关系吗？VGA信号生成代码：

module vga_sig_gen
(
    clk,
    reset_n,
    vga_BLANK_N,
    vga_SYNC_N,
    vga_HS,
    vga_VS,
    vga_R,
    vga_G,
    vga_B
);
// XGA signals
input clk;
input reset_n;
output reg vga_BLANK_N;
output reg vga_SYNC_N;
output reg vga_HS;
output reg vga_VS;
output reg [7:0] vga_R;
output reg [7:0] vga_G;
output reg [7:0] vga_B;
// Frame/line position
reg [11:0] hor_pos;
reg [9:0] vert_pos;
always @ (posedge clk) begin
    if(!reset_n) begin
        {vga_R, vga_G, vga_B} <= 24'h000000;
        hor_pos <= 12'd0;
        vert_pos <= 10'd0;
    end
    else begin
        // Update RGB values
        {vga_R, vga_G, vga_B} <= (hor_pos % 48 == 0) || (vert_pos % 48 == 0) ? 24'd0 : 24'hB93E06;
        // Update line/fram position
        hor_pos <= (hor_pos == 12'd1343) ? 12'd0 : hor_pos + 12'd1;
        if(hor_pos == 12'd1343) begin
            if(vert_pos == 10'd805) begin
                vert_pos <= 10'd0;
            end
            else begin
                vert_pos <= vert_pos + 10'd1;
            end
        end
    end
    // Generate VGA signals
    vga_BLANK_N <= ((hor_pos > 12'd319) && (vert_pos > 10'd37)) ? 1'b1 : 1'b0;
    vga_HS <= ((hor_pos > 12'd23) && (hor_pos < 12'd160)) ? 1'b0 : 1'b1;
    vga_VS <= ((vert_pos > 10'd2) && (vert_pos < 10'd9)) ? 1'b0 : 1'b1;
    vga_SYNC_N <= 1'b0;
end
endmodule 

Answer 1

看起来您正试图通过每48个像素发送一个黑色像素来创建网格。这是正确的吗？

根据您所说的，您的vga_R/G/B寄存器可能存在设置时间问题。这可能是因为如果你明确使用%48，这不是一个简单的操作

一个更简单的解决方案可能是添加另一个从0-47计数的计数器，并在该计数器等于47时输出黑色像素。垂直和水平都需要此计数器

Answer 2

问题是我的液晶显示器的固有纵横比导致了拉伸。如果内部时钟太慢而无法处理，John的答案可能是原因，但在50 MHz和65 MHz PLL乘法器的情况下，这不是问题（示波器显示）。