为什么我的Verilog TestBench不能显示中间变量

Question

我想看看A1和B1中存储了什么值，但我仅将" xxxxxx"作为输出。为什么？

我的代码旨在采用4位签名数字的A和B值。如果A或B的MSB为1，则使用中间变量A1和B1来使这些数字的补充对这些数字进行补充，否则将使用相同的A和B作为我的主代码。但是我无法获得中间值。

相关代码和testbench;

module xx(a,b,z);
    input   signed [3:0] a,b;
    output  signed [7:0] z;
    integer i;
    wire w1,w2,w3,w4,w5,w6,w7,w8,w9,w10,w11,w12;    
    reg [3:0] pp0,pp1,pp2,pp3;
    reg [3:0] a1,b1;
   always @ (a or b)  begin  
      if ( a[3] == 1 && b[3] == 1) begin
          a1 <= ~a + 1;
          b1 <= ~b + 1;
      end else if ( a[3] == 1 && b[3] == 0) begin
          a1 <= ~a + 1;
          b1 <=b;
      end else if ( a[3] == 0 && b[3] == 1) begin
          a1 <= a;
          b1 <= ~b + 1;
      end else begin
          a1 <= a;
          b1 <= b;
      end
   end
.....
endmodule

TestBench

module xxt();
    reg  signed [3:0]a,b;
    wire  signed [7:0]z;
    reg [3:0] a1,b1; 
    xx w1(a,b,z);
    integer i;
    integer j;
    initial
    begin
        for ( i = 0; i<16; i = i + 1)
        begin
            for ( j = 16; j>0; j = j - 1)
            begin
                #10 b=j; a=i;
                //$display("a*b=z %d %d %d", a, b, z);
                //$display("a*b=z %b %b %b", a, b, z);
                $display("%ttatbta1tb1tzntt%bt%bt%bt%bt%b", $time, a, b, a1, b1, z);
                $display("%tt%dt%dt%dt%dt%d", $time, a, b, a1, b1, z);
            end
        end
    end

endmodule

我的成绩单仅显示此

 10 a   b   a1  b1  z
#       0000    0000    xxxx    xxxx    xxxxxxxx
#                   10    0   0  x   x     x
#                   20  a   b   a1  b1  z
#       0000    1111    xxxx    xxxx    xxxxxxxx
#                   20    0  -1  x   x     x
#                   30  a   b   a1  b1  z
#       0000    1110    xxxx    xxxx    00000000
#                   30    0  -2  x   x     0
#                   40  a   b   a1  b1  z
#       0000    1101    xxxx    xxxx    00000000
#                   40    0  -3  x   x     0
#                   50  a   b   a1  b1  z
#       0000    1100    xxxx    xxxx    00000000
#                   50    0  -4  x   x     0
#                   60  a   b   a1  b1  z
#       0000    1011    xxxx    xxxx    00000000
#                   60    0  -5  x   x     0
#                   70  a   b   a1  b1  z
#       0000    1010    xxxx    xxxx    00000000
#                   70    0  -6  x   x     0
#                   80  a   b   a1  b1  z
#       0000    1001    xxxx    xxxx    00000000
#                   80    0  -7  x   x     0
#                   90  a   b   a1  b1  z
#       0000    1000    xxxx    xxxx    00000000
#                   90    0  -8  x   x     0
#                  100  a   b   a1  b1  z
#       0000    0111    xxxx    xxxx    00000000
#                  100    0   7  x   x     0
#                  110  a   b   a1  b1  z
#       0000    0110    xxxx    xxxx    00000000
#                  110    0   6  x   x     0
#                  120  a   b   a1  b1  z
#       0000    0101    xxxx    xxxx    00000000
#                  120    0   5  x   x     0
#                  130  a   b   a1  b1  z
#       0000    0100    xxxx    xxxx    00000000
#                  130    0   4  x   x     0
#                  140  a   b   a1  b1  z
#       0000    0011    xxxx    xxxx    00000000
#                  140    0   3  x   x     0
#                  150  a   b   a1  b1  z
#       0000    0010    xxxx    xxxx    00000000
#                  150    0   2  x   x     0
#                  160  a   b   a1  b1  z
#       0000    0001    xxxx    xxxx    00000000
#                  160    0   1  x   x     0
....
and so on

Answer 1

测试台变量和模块的范围不同。您需要 xx.a1，并且在测试台级别没有a1，b1的声明。

您也会有一个更通用的"始终"和案例语句(但是这些是样式/性能/防御性的，并且不会影响最终结果(。

Answer 2

也许您可以尝试将a1和b1声明为logic，然后初始化它们。

Answer 3

，因为您要显示的A1，B1是XXT测试模块中的变量，并且您对它们没有任何操作。您可能感兴趣的A1，B1是 local to(Inside(您的XX模块。

您也在整个模块XX中使用非阻滞分配，您应该在其中使用阻止分配。它在模拟中起作用，但合成凳会抱怨。