main.v
`timescale 1ns / 1ps
module main(
input reset,
input clk, //50MHz
output [6:0] led
);
reg [26:0] counter;
reg trigger;
reg [6:0] temp;
initial begin
temp <= 7'b0000001;
end
always @ (posedge clk, posedge reset) begin
if (reset == 1'b1) begin
temp <= 7'b0000001;
end
else begin
counter <= counter + 1;
end
end
always @ (counter) begin
if (counter == 26'd50000000)begin //1Hz
trigger <= ~trigger;
counter <= 26'd0;
end
end
always @ (trigger) begin
temp <= (temp == 7'b1000000) ? 7'b0000001 :
(temp == 7'b0000001) ? 7'b0000010 :
(temp == 7'b0000010) ? 7'b0000100 :
(temp == 7'b0000100) ? 7'b0001000 :
(temp == 7'b0001000) ? 7'b0010000 :
(temp == 7'b0010000) ? 7'b0100000 :
(temp == 7'b0100000) ? 7'b1000000 : 7'b0000000;
end
assign led = temp;
endmodule
LED不动。它永远保持在第一个LED上。是扳机失灵还是我误解了计数器？
这是工作代码。我不知道为什么我必须使用if语句，但它有效。
`timescale 1ns / 1ps
module main(
input reset,
input clk, //50MHz
output [6:0] led
);
reg [26:0] counter;
reg trigger;
reg [6:0] temp;
always @ (posedge clk, posedge reset) begin
if (reset == 1'b1) begin
counter <= 'b0;
trigger <= 'b0;
end
else begin
if (counter == 26'd50000000)begin //1Hz
trigger <= ~trigger;
counter <= 26'd0;
end
else begin
counter <= counter + 1;
end
end
end
always @ (posedge trigger, posedge reset) begin
if (reset == 1'b1) begin
temp <= 7'd0;
end
else begin
if (temp == 7'b1000000) begin
temp = 7'b0000001;
end
else if (temp == 7'b0000001) begin
temp = 7'b0000010;
end
else if (temp == 7'b0000010) begin
temp = 7'b0000100;
end
else if (temp == 7'b0000100) begin
temp = 7'b0001000;
end
else if (temp == 7'b0001000) begin
temp = 7'b0010000;
end
else if (temp == 7'b0010000) begin
temp = 7'b0100000;
end
else if (temp == 7'b0100000) begin
temp = 7'b1000000;
end
else begin
temp = 7'b0000001;
end
trigger <= 'b0;
end
end
assign led = temp;
endmodule
FPGA触发器的一般结构是使用初始值来设置默认值，或者ASIC使用异步重置。
看代码发挥：
initial begin
temp <= 7'b0000001;
end
always @ (posedge clk, posedge reset) begin
if (reset == 1'b1) begin
temp <= 7'b0000001;
end
else begin
counter <= counter + 1;
end
end
我们在异步重置中为temp分配了一个值和一个初始值，而计数器永远不会初始化。创建具有异步重置的触发器的更标准的方法：
always @ (posedge clk, posedge reset) begin
if (reset == 1'b1) begin
counter <= 'b0;
end
else begin
counter <= counter + 1;
end
end
第2部分
下一段代码是：
always @ (counter) begin
if (counter == 26'd50000000)begin //1Hz
trigger <= ~trigger;
counter <= 26'd0;
end
end
这有一个在计数器上触发的手动灵敏度列表，最好使用带有always @*的自动灵敏度列表。这也是一个组合块，因此它应该使用块分配（=）。
在verilog中，不应该为变量分配来自多个块的值，因为这里有计数器。例外情况是使用初始块作为默认值。
组合块不保持状态，并且此块只更改特定计数的值。这意味着触发器将保持其值，这将意味着闩锁。意外隐含的闩锁可能会导致很多问题，这是一个比这里讨论的更大的主题。
考虑这样做：
always @ (posedge clk, posedge reset) begin
if (reset == 1'b1) begin
counter <= 'b0;
trigger <= 'b0;
end
else begin
if (counter == 26'd50000000)begin //1Hz
trigger <= ~trigger;
counter <= 26'd0;
end
else begin
counter <= counter + 1;
end
end
end
第3部分
你的最后一段代码再次是手动敏感度列表：
always @ (trigger) begin
这不是边缘触发的，因此是组合部分。组合循环是指输出是其自身的函数。temp = some function of temp。
看起来你真的想让它成为一个触发器，在触发器的正边缘更新：
更新我刚刚还注意到，您使用了小于或等于，在这种情况下不起作用，因为您首先使用的是最大的数字。
always @ (posedge trigger, posedge reset) begin
if (reset == 1'b1) begin
temp <= 'b0;
end
else begin
temp <= (temp == 7'b1000000) ? 7'b0000001 : // <= changed to ==
(temp <= 7'b0000001) ? 7'b0000010 :
(temp <= 7'b0000010) ? 7'b0000100 :
(temp <= 7'b0000100) ? 7'b0001000 :
(temp <= 7'b0001000) ? 7'b0010000 :
(temp <= 7'b0010000) ? 7'b0100000 :
(temp <= 7'b0100000) ? 7'b1000000 : 7'b0000000;
end
end
如果您想使用触发器作为异步时钟分频器，您需要使用T-FF而不是D-FF。使用异步生成的时钟不是一种好的风格。不再需要对din的反馈。
您的FSM永远不会达到b00000100，因为没有转换。请检查您的"nextstage"编码。这也应该是循环错误的原因。