为什么要用VHDL创建测试台/测试台？坐下来操纵模拟器中的信号以确保VHDL代码正确运行，这不是很好吗？
创建一个测试台。
- 您可以随时重新运行它，并随着设计的发展进行扩展
- 您可以让它进行自检——将输出与预期值进行比较，在出现任何错误时进行断言，并报告任何错误的摘要
- 您可以使用完整的编程语言来生成全面的测试，或者如果设计太大而无法测试每个输入值，则可以使用随机测试
- 您可以读取Matlab生成的文件或其他文件，并将结果文件写入Matlab中进行处理和显示，以证明其准确性
- 除非自检报告错误，否则您永远不需要仔细查看波形，然后显示所有信号以进行进一步调试
- 你可以使你的测试半自动，甚至全自动
- 即使你不做这些，一个只驱动输入并且你必须检查波形的最小测试台也可以作为以后更好的基础
- (感谢Morten)您可以快速修改现有的测试用例，以在模拟中重新创建报告的错误，这使您能够完全了解信号，并能够更快地修复
- VHDL测试台通常是可移植的(读/写二进制文件是我所知道的一个例外，但文本文件也可以)，所以你不会拘泥于使用一个特定的工具链
我完全支持你，伙计。当我测试我的设计时，我肯定只是强迫信号。测试台只对两件事有好处。
- 沟通
- 大型测试
解释：
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您计划如何向他人展示您的硬件可以工作？你打算坐在那里操纵每一个输入，然后跑步吗？编写自动测试台或强制文件(在查看器端)效率更高，耗时更少。
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如果你想测试一百个不同的随机输入，该怎么办？或者从文件中读取输入？测试台测试台。