如何在 VHDL 中将信号延迟几个时钟周期

Question

我试图将信号延迟五个时钟周期。

process (read_clk)
begin
if (rising_edge(read_clk)) then
rd_delay <= rd_en;
end if;
end process;
delay3 <= not(rd_en) and rd_delay;

通过边缘检测技术，这将给我一个时钟周期延迟，但我需要五个时钟周期。

谢谢大家。

Answer 1

例如，Matthew提案的稍微优雅的版本可能是：

constant dn: positive := 5;
signal delay: std_ulogic_vector(0 to dn - 1);
...
process (read_clk)
begin
if rising_edge(read_clk) then
delay <= rd_en & delay(0 to dn - 2);
end if;
end process;
rd_en_d5 <= delay(dn - 1);

Answer 2

您的信号delay3不是信号rd_en的延迟版本，它是在信号rd_en下降沿之后'1'一个时钟周期的脉冲。

如果您只想将rd_en延迟五个时钟周期，则添加 5 个触发器：

process (read_clk)
begin
if rising_edge(read_clk) then
rd_en_d5 <= rd_en_d4;
rd_en_d4 <= rd_en_d3;
rd_en_d3 <= rd_en_d2;
rd_en_d2 <= rd_en_d1;
rd_en_d1 <= rd_en;
end if;
end process;

(或者，如果你有 VHDL 知识，请使用数组和 for 循环做一些更优雅的事情。

如果您还想检测下降沿，请继续使用类似于问题中过程的内容。