使用"ifndefine"的系统verilog顶部配置

Question

我有一个顶部文件，它是基于以下代码内部配置的

`ifndef VAR_NAME
`define CONFIG_VARIABLE = 1
else
`define CONFIG_VARIABLE = 0

我想从sv测试文件中控制VAR_NAME。

我怎样才能做到这一点？

谢谢

Answer 1

唯一的方法是确保在顶层文件之前编译测试文件，并且两个文件都在同一编译单元中。(这意味着它们不能单独编译。

这是一种糟糕的方法，因为不能重写`define，只能在编译流的下游替换它。一个更好的方法是使用参数并让测试实例化顶部。