我正试图在我的FPGA上实现莫尔斯电码显示。我写了很多代码，但总是收到同样的错误信息。不过，在我开始之前，请先看一下作业。需要明确的是，我并不是要求别人帮我做作业。我只是需要帮助调试我的代码。
"第四部分在这部分练习中，您将使用FSM实现莫尔斯电码编码器。莫尔斯电码使用短脉冲和长脉冲的模式来表示信息。每个字母都表示为一系列的点(脉冲)和短划线(长脉冲)。例如，字母表的前八个字母有以下表示形式：
A•--
B-•••
C-•--•
D--••
E•
F••--•
G---•
H••••
利用有限状态机设计并实现了莫尔斯电码编码电路。您的电路应采用以下之一作为输入字母表的前八个字母，并在红色LED上显示其莫尔斯电码。使用开关SW2−0和按键KEY1−0作为输入。当用户按下KEY1时，电路应显示字母的莫尔斯电码由SW2−0(000表示A，001表示B等)指定，使用0.5秒脉冲表示点，使用1.5秒脉冲以表示破折号。按键KEY0应起到异步重置的作用。
这是我写的代码：
module part4 (SELECT, button, CLOCK_50, RESET, led);
input [2:0]SELECT;
input RESET, button, CLOCK_50;
output reg led=0;
reg [26:0] COUNT=0; //register that keeps track of count
reg [1:0] COUNT2=0; //keeps track of half seconds
reg halfsecflag=0; //goes high every time half second passes
reg dashflag=0; // goes high every time 1 and half second passes
reg [3:0] code; //1 is dot and 0 is dash. There are 4 total
reg [1:0] c3=2'b00; //keeps track of the index we are on in the code.
reg [2:0] STATE; //register to keep track of states in the state machine
wire done=0; //a flag that goes up when one morse pulse is done.
reg ending=0; //another flag that goes up when a whole morse letter has
flashed
reg [1:0] length; //This is the length of the morse letter. It varies from 1
to 4
wire i; // if i is 1, then the state machine goes to "dot". if 0 "dash"
assign i = code[c3];
assign done= (halfsecflag)&&(~ending)&&~led;
parameter START= 3'b000, DOT= 3'b001, DASH= 3'b010, DELAY= 3'b011, IDLE=
3'b100;
parameter A= 3'b000, B=3'b001, C=3'b010, D=3'b011, E=3'b100, F=3'b101,
G=3'b110, H=3'b111;
always @(posedge CLOCK_50 or posedge RESET) //making counter
begin
if (RESET == 1)
COUNT <= 0;
else if (COUNT==25'd25000000)
begin
COUNT <= 0;
halfsecflag <= 1;
end
else
begin
COUNT <= COUNT+1;
halfsecflag <=0;
end
end
always @(posedge CLOCK_50 or posedge RESET)
begin
if (RESET == 1)
begin
COUNT2 <= 2'd00;
dashflag<=1'b0;
end
else if ((COUNT2==2)&&(halfsecflag))
begin
COUNT2 <= 2'd0;
dashflag<=1'b1;
end
else if ((halfsecflag)&&(COUNT2!=2))
begin
COUNT2<= COUNT2+2'd1;
dashflag<=1'b0;
end
end
always @(posedge button or RESET) //asynchronous reset
begin
STATE<=IDLE;
end
always@(*) begin //State machine
case (STATE)
START: begin
led <= 1;
if (i) STATE <= DOT;
else STATE <= DASH;
end
DOT: begin
if (halfsecflag && ~ending) STATE <= DELAY;
else if (ending) STATE<= IDLE;
else STATE<=DOT;
end
DASH: begin
if ((dashflag)&& (~ending))
STATE <= DELAY;
else if (ending)
STATE <= IDLE;
else STATE <= DASH;
end
DELAY: begin
led <= 0;
if ((halfsecflag)&&(ending))
STATE<=IDLE;
else if ((halfsecflag)&&(~ending))
STATE<=START;
else STATE <= DELAY;
end
IDLE: begin
c3<=2'b00;
if (button) STATE<=START;
STATE<=IDLE;
end
default: STATE <= IDLE;
endcase
end
always @(posedge button)
begin
case (SELECT)
A: length<=2'b01;
B: length<=2'b11;
C: length<=2'b11;
D: length<=2'b10;
E: length<=2'b00;
F: length<=2'b11;
G: length<=2'b10;
H: length<=2'b11;
default: length<=2'bxx;
endcase
end
always @(posedge button)
begin
case (SELECT)
A: code<= 4'b0001;
B: code<= 4'b1110;
C: code<= 4'b1010;
D: code<= 4'b0110;
E: code<= 4'b0001;
F: code<= 4'b1011;
G: code<= 4'b0100;
H: code<= 4'b1111;
default: code<=4'bxxxx;
endcase
end
always @(*)
begin
if (c3==length)
begin
c3=2'b00; ending<=1;
end
else if (done)
c3= c3+2'b01;
end
endmodule
我一直得到的错误代码是错误(10028)：无法在第4.v(68)部分解析网络"c3[1]"的多个常量驱动程序
同样在这个错误代码上方的绿色中，它表示推断锁存了几个不同的时间。这看起来不太好！你能看看我的代码，看看你能不能弄清楚我为什么会收到这个错误消息？
更新：这不是我以前问题的重复。之前我询问了如何使用verilog创建延迟的提示。在这个问题中，我请求帮助调试我的代码。我收到的错误信息对我来说没有意义。我查看了堆栈交换中关于该错误代码的其他答案，但没有一个对我来说有意义。
您缺少几个(非常)基本的原则-没有它们就无法编写硬件代码。请注意，我在这里使用的是VHDL术语("信号"/"过程"等)，但在Verilog中的想法完全相同，如果更难找到正确的单词的话。
- 您只能驱动来自单个进程的信号(如果您正在合成，无论如何)，或者您有多个驱动程序。看看c3，它是从哪里开的？你是从两个组合总是块驱动它。STATE也是如此
- 在组合过程中，如果在分配(驱动它)之前读取了一个输出(驱动)信号，则推断出内存。这就是您推断的闩锁的来源。想想看——当某个过程对变化/火灾敏感时，它就会"醒来"。如果它随后读取它自己驱动的信号的值，这一定意味着必须将信号记录在某个地方，以便它具有当前值；它必须知道它在最后一次完成流程时具有什么价值。这就是记忆的意义。对STATE和c3都执行此操作(
if(c3==length)必须读取c3，case STATE必须<读取>状态)
您通过重新编码来修复(1)，以便所有信号仅由一个"所有者"进程驱动。
固定(2)更加困难。在组合过程(alway @*)中，请确保首先为所有输出提供默认值，或者确保在编写之前从未读取过任何内容，这样就不会混淆是否推断出内存。您推导STATE的组合过程是错误的。你先读STATE，然后写它。你应该有两个信号：当前状态和下一个状态。您应该读取当前状态，然后创建下一个状态。
你还有其他问题，但你需要先解决这两个问题。