我可以在 Verilog 左值中使用 contentation 吗?(可能的模型模拟编译器错误?

Question

>问题

我在生产线上遇到了麻烦：

{ s_b, s_a[0] } <= 2'd3;

在Modelsim 10.2c中，它似乎分配给b，而不是分配给a。

有谁知道为什么这不起作用 - 以及它是否是 Verilog 中的不良风格？

完整测试代码

`timescale 1ns/1ps
module modelsim_top_tb;
`define CLK_PERIOD 20
reg         clkin = 1'b0;
reg         aresetn = 1'b0;
always begin : clkgen
    #(`CLK_PERIOD/2) clkin <= ~clkin;
end
always @(posedge clkin) begin: rstgen
    #(`CLK_PERIOD*10) aresetn <= 1'b1;
end
initial begin
  #(`CLK_PERIOD*20)
  $stop();
end            
test1 u_test1
(
    .clk(clkin),
    .aresetn(aresetn)
);
endmodule
module test1(
  input wire clk,
  input wire aresetn);
reg [7:0] s_a;
reg s_b;
always @(posedge clk or negedge aresetn) begin
    if (!aresetn) begin
        s_a <= 8'h00;
        s_b <= 1'b0;
    end else begin
        //{s_a[0]} <= 1'd1;  // This works
        {s_b,s_a[0]} <= 2'd3; // This does not work, a is displayed as 0
        $display("a=%d b=%d",s_a,s_b);
    end
end
endmodule

重现步骤

我一直在用以下命令测试这段代码：

vlib work
vmap work
vlog testcase.v
vsim -c -do "run -all; quit -f" modelsim_top_tb

在Modelsim 10.2c中，它在每个时钟周期内打印出s_a的值0。

但是，如果我在 EDA 操场中运行相同的代码，则所有模拟器（包括 Modelsim 10.1d）都会在第一个时钟周期过后正确打印出s_a的值 1。

Answer 1

是的，您可以在 Verilog lvalue 中使用串联。 它看起来像很好的编码风格。它适用于其他 2 个模拟器（VCS 和 Incisive）;我无法访问模型。我认为这是Modelsim 10.2c中的一个错误。

Answer 2

我已经将此作为支持请求2599370923报告给 Mentor，他们已经修复了版本 10.3 beta 2（即将发布）中的错误。