Verilog，并联串联输出移位寄存器

Question

我正在学习和练习Verilog HDL。我想设计一个16位并行串联移位寄存器。

module verilog_shift_register_test_PISO( din, clk, load, dout );
output reg dout ;
input [15:0] din ;
input clk ;
input load ;
reg [15:0]temp;
always @ (clk or load) begin
 if (load)
  temp <= din;
 else begin
  dout <= temp[0];
  temp <= {1'b0, temp[15:1]};
 end
end
endmodule  

我编写了这段代码并尝试模拟它。

仿真结果

simulation_result我不明白为什么数据输出(dout(信号总是低

Answer 1

它对我有用。

但！
该代码不能变成门。您必须使用"posedge clk"或"negedge clk"。此外，您的负载是异步的，这是非常不寻常的，可以给出针对时钟边沿的竞争条件。

always @ (posedge clk)
begin
   if (load)
      temp <= din;
   else
   begin
     dout <= temp[0];
     temp <= {1'b0, temp[15:1]};
   end
end

此外，通常有一个重置条件。只要没有"负载"信号，dout就会产生X-es。这可能会非常扰乱电路的其余部分。此外，您在 dout 中还有一个额外的时钟延迟。如果需要，您可以在那里保存一个时钟周期。这是异步低电平有效复位：

always @ (posedge clk or negedge reset_n)
begin
   if (!reset_n)
      temp <= 16'h0000;
   else
   if (load)
      temp <= din;
   else
     temp <= {1'b0, temp[15:1]};
end
assign dout = temp[0];