SystemVerilog:如何在给定1ns时标精度的情况下模拟0.5ns的时钟周期

Question

鉴于我对如何使用时间尺度精度来调度系统Verilog中的事件的理解。有可能在不增加所有延误的情况下做到这一点吗?

Answer 1

至少需要100ps的时间精度来表示0.5ns。您的时钟生成器可以放在具有该精度的模块中，所有其他模块将调整其精度到所有模块的最小精度。