将寄存器映射到门级Verilog

Question

我正在使用 Yosys 将 AES 内核合成到门级 Verilog，并映射到 Liberty 文件中的单元格。

有没有办法报告寄存器和存储器实例从RTL到门级实例/引脚/网络的映射？

这是我的版本：

Yosys 0.8+     510 (git sha1 1217e47e, clang 10.0.1 -fPIC -Os)

Answer 1

您应该会看到更多使用write_verilog -norename保留的名称。在某些情况下，Yosys 还会添加一个跟踪原始源位置的(* src = "..." *)属性。