非法的顺序语句错误

Question

请告诉我如何修复此代码？

什么是Illegal_sequential_statement错误（在Model Sim中）？

为什么说nead时那么近（以夸脱为单位）？

LIBRARY ieee ;
USE ieee.std_logic_1164.all;
ENTITY Shift_reg IS
PORT( Par_LD: IN std_logic_vector(7 DOWNTO 0);
      Serial_In: IN std_logic;
      Serial_Out:OUT std_logic;
      RST, LD, EN, CLK: IN std_logic);
END Shift_reg;

ARCHITECTURE shiftRegARCH OF Shift_reg IS 
SIGNAL TEMP_REG : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL TEMP_SOUT : STD_LOGIC;
BEGIN
process(CLK,RST)
  BEGIN 
    TEMP_REG <= (OTHERS => '0') WHEN (RST = '1') ELSE 
                 Par_LD WHEN (EN = '0' AND LD = '1')ELSE
                (Serial_In & TEMP_REG(7 DOWNTO 1)) WHEN (EN = '1')ELSE
                TEMP_REG ;                
    TEMP_SOUT <= TEMP_REG(0) WHEN (EN = '1') ELSE TEMP_SOUT;
    Serial_Out <= TEMP_SOUT;
  END PROCESS;

END shiftRegARCH ;

Answer 1

条件信号分配

    TEMP_REG <= (OTHERS => '0') WHEN (RST = '1') ELSE
             Par_LD WHEN (EN = '0' AND LD = '1')ELSE
            (Serial_In & TEMP_REG(7 DOWNTO 1)) WHEN (EN = '1')ELSE
            TEMP_REG ;

仅对VHDL 2008有效。您可能已将编译器设置设置为VHDL 2002或VHDL 93

Answer 2

除了lasplund注意到只有符合VHDL-2008的工具才支持顺序条件信号分配（有时可以通过工具配置或命令行参数来解决）之外，您没有使用可识别的结构来指示顺序（时钟）硬件。

Synthesis不会将灵敏度列表中CLK的存在解释为推断时钟存储，并且CLK上可能同时存在上升沿和下降沿事件。

这几乎说明你应该使用一个等价的if语句和一个可识别的形式来推断计时硬件：

library ieee;
use ieee.std_logic_1164.all;
entity shift_reg is
    port ( 
        par_ld:     in  std_logic_vector(7 downto 0);
        serial_in:  in  std_logic;
        serial_out: out std_logic;
        rst, ld, 
        en, clk:    in  std_logic
    );
end entity shift_reg;

architecture shiftregarch of shift_reg is 
    signal temp_reg:    std_logic_vector(7 downto 0);
    -- signal temp_sout:   std_logic;
begin
    process(clk,rst)
    begin 
        -- temp_reg <= (others => '0') when (rst = '1') else
        --              par_ld         when (en = '0' and ld = '1') else
        --             serial_in & temp_reg(7 downto 1)
        --                             when (en = '1');
        --    --         temp_reg ;   
        if  rst = '1' then
            temp_reg <= (others => '0');
            serial_out <= '0';
        elsif rising_edge(clk) then
            if en = '0' and ld = '1' then
                temp_reg <= par_ld;
            elsif en = '1' then
                temp_reg <= serial_in & temp_reg( 7 downto 1);
                serial_out <= temp_reg(0);
            end if;
        end if;
        -- temp_sout <= temp_reg(0) when (en = '1') else temp_sout;
        -- serial_out <= temp_sout;
    end process;
end architecture shiftregarch;

请注意，在顺序存储中缺少冗余的最终else，以及在不需要时抛出temp_sout，重置serial_out并将其包含在en保护伞中。

Quartus II手册中有一节题为推荐的HDL编码样式，其中显示了Altera对表达计时逻辑的建议。它并不是包罗万象的，因为现在被撤回的IEEE Std 1076.6-2004提供了其他几种形式。

它包含了几个移位寄存器示例，并讨论了默认值和辅助控件。

在1076.6中找到了rising_edge函数所示的方法。

虽然Lars解决了您的即时错误，但您很可能会遇到其他错误。