Verilog执行顺序

Question

我刚刚开始自学Verilog，学习了VHDL课程。我很难理解行为语句的执行顺序。这是有问题的代码。

// This file is an experiment into the order in which verilog executes it's statements
module MainCircuit(clk, start);
    parameter cycles = 8;
    input clk;
    input start;
    //input [15:0] data;
    integer i;
    always @(posedge clk)
    begin
        if(start)
        begin
            i=0;
            
            repeat(cycles)
            begin
                @(posedge clk) $display("%dti = %d", $time, i);
                i = i + 1;
            end
        end
    end
endmodule
module tester;
    reg clk;
    wire start;
    assign start = 1'b1;
    initial clk = 1'b0;
    MainCircuit myMain(clk, start);
    initial repeat(40)
    begin
        #5 clk = 1'b1;
        #5 clk = 1'b0;
    end
endmodule

这是输出：

                  15    i =           0
                  25    i =           1
                  35    i =           2
                  45    i =           3
                  55    i =           4
                  65    i =           5
                  75    i =           6
                  85    i =           7
                 105    i =           0
                 115    i =           1
                 125    i =           2
                 135    i =           3
                 145    i =           4
                 155    i =           5
                 165    i =           6
                 175    i =           7
                 195    i =           0
                 205    i =           1
                 215    i =           2
                 225    i =           3
                 235    i =           4
                 245    i =           5
                 255    i =           6
                 265    i =           7
                 285    i =           0
                 295    i =           1
                 305    i =           2
                 315    i =           3
                 325    i =           4
                 335    i =           5
                 345    i =           6
                 355    i =           7
                 375    i =           0
                 385    i =           1
                 395    i =           2

我不明白为什么i在每个正时钟边缘都没有被重置为零。myMain是否记得它在执行中的位置，并在每次调用时钟时从那里继续？如果是，它在哪里停止？这一切将如何合成？

另外两个小问题：

我试着写

start <= 1'b01;

而不是

assign start = 1'b01;

在第二个模块中，但它不起作用。为什么不呢？

第二个问题是：输出中奇怪的间距是怎么回事？

Answer 1

1. CCD_ 3并不是在每个时钟边沿都自动执行。一个总是块只有在它达到当前执行的末尾时才能重新启动（不能同时有两个线程执行一个块）。你的总是块直到8个时钟之后才到达end，因为它卡在你的（重复周期）循环中。只有在8个posedge时钟之后，它才能完成循环，到达始终块的末尾，然后在下一个posedage上重新启动。

2. start <= 1'b1是一个非阻塞分配，只能在始终块内部执行。

3. $display可能保留了足够的空间来打印32位小数的最大值。如果您不想要所有多余的空间，请尝试%0d而不是%d。