Verilog int无符号VHDL等效

Question

我想访问VHDL中的Verilog模块。除其他外，Verilog模块具有输入参数：

parameter int unsigned RST_CYC = 100_000;

以下是映射的正确VHDL等效项吗？

constant RST_CYC : unsigned := d"100_000";

Answer 1

我建议使用整数(或自然数，它们是不能为负的整数(。所以在这种情况下：

constant RST_CYC : natural := 100000;

声明信号如下：

signal rst_count : integer range 0 to RST_CYC;

如果可以的话，坚持使用整数。如果您需要转换为unsigned或std_logic_vector，那么您可以执行以下操作：

unsigned_val <= to_unsigned(rst_count, unsigned_val'length);