如何在verilog中为udp实例提供特定于实例的延迟

Question

module top;
m m1();
m m2();
endmodule
module m;
myudp u1();
endmodule

我想把delay=5给top.m1.u1我们可以通过对模块m进行以下更改来做到这一点。

module m;
parameter p = 0;
defparam top.m1.p = 5;
myudp u1 #(p) u1();
endmodule

但这使得CCD_ 3具有零延迟udp。早些时候，这是一个没有延迟的udp。

Answer 1

默认情况下，所有gatel级原语都具有零延迟。即以下是等效的：

myudp u1  u1();
myudp u1 #(0) u1();