错误(10448):测试时出现VHDL错误.vhd(33):使用了记录类型std_ulogic，但未声明

Question

我试图做一项工作，这个错误让我很无聊，我转到了一个新的项目teste.vhdl，这种情况一直在发生，我需要有两个时钟屏障，一个用于输入，另一个用于输出，才能将timequest与组合逻辑一起使用。"one_answers"只是一个例子。

library ieee;
use ieee.std_logic_1164.all;
--use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
ENTITY teste IS
PORT(
clock :     in std_logic;
clear :     in std_logic;
a       :   in std_logic_vector(3 downto 0);
b       :   in std_logic_vector(3 downto 0);
s       :   out std_logic_vector(3 downto 0)
);
END teste;
ARCHITECTURE comportamento OF teste IS
signal a1,b1,s1 : std_logic_vector(3 downto 0);
begin
FF_in: process(clock.clear)
begin
if clear = '1' then
a1 <= "0000";
b1 <= "0000";
elsif clock'event and clock = '1' then
a1 <= a;
b1 <= b;
end if;
end process;

s1 <= a1 and b1;

FF_out: process(clock.clear)
begin
if clear = '1' then
s <= "0000";
elsif clock'event and clock = '1' then
s <= s1;
end if;
end process;

END comportamento;

Answer 1

您使用了。而不是，在过程敏感性列表中。使用。正在尝试访问记录字段。