SystemVerilog 中是否有一个类似于 Java 中的"对象"的空数据类？

我想知道SystemVerilog是否有一个类似于Java的"；对象"；类或C如何有空位*？

如果是，它叫什么？我想做的是让一个类在实例化时传递一个定义的对象，但它可以是任何对象。因此，我希望我可以为这个未知的数据类(或泛型(提供一个空的处理程序，并且我希望我不必创建一个空数据类并使用已经是SystemVerilog库一部分的数据类。

我应该补充一点，我没有使用UVM或任何其他方法，否则我只会从UVM_component或UVM_object开始。