Verilog 中"= |"的含义是什么？

Question

谁能告诉我"= |"是什么意思?在这些Verilog行中:

wire result;
wire [NUM_BITS-1:0] pterms;
assign result = | pterms;

如果它表示assign result = result | pterms，那么这是否意味着它在result线和pterms[0]线之间进行或操作?

Answer 1

不，在您的代码中，|是还原或运算符，它对pterms的所有位进行逐位或操作，并将1位结果分配给result线。参考IEEE Std 1800-2017，第11.4.9约简运算符。

如果pterms是4位，则赋值与

相同:

assign result = pterms[3] | pterms[2] | pterms[1] | pterms[0];

下面是一个正在运行的例子:

module tb;
parameter NUM_BITS = 4;
wire result;
logic [NUM_BITS-1:0] pterms;
assign result = | pterms;
initial begin
for (int i=0; i<16; i++) begin
#1 pterms = i;
#1 $displayb(pterms,,result);
end
end
endmodule

显示:

0000 0
0001 1
0010 1
0011 1
0100 1
0101 1
0110 1
0111 1
1000 1
1001 1
1010 1
1011 1
1100 1
1101 1
1110 1
1111 1