Verilog-是否可以在同一模拟过程中创建两个vcd文件

Question

我必须创建两个vcd文件。一个从零开始，当特定信号发生变化时结束，另一个从之后开始。

使用verilog可以做到这一点吗？

Answer 1

Verilog标准没有提供在一个模拟中实现这一点的方法。您的第一次模拟将一直运行到特定信号发生变化，从而创建您的第一个VCD文件。当特定信号发生变化时，您的第二个模拟必须开始转储到第二个VCD文件。

一些工具，如ModelSim/Questa，提供了Tcl命令行选项，用于转储到多个VCD文件。您将关闭对第一个VCD文件的转储，同时开始对第二个VCD档案的转储。请阅读您的工具使用手册。