同时对verilog在FPGA中创建的寄存器进行写入和读取

Question

如果在时钟周期的前边缘读取和写入寄存器，会发生什么？我在学习RISC-V流水线实现时遇到了这个问题，该实现使用了称为双凸点的技术来避免这个问题。我想知道为什么这对于分开寄存器的写入和读取是必要的。

Answer 1

已解决。因为我在posedge和negedge设计了5阶段流水线的启动指令，所以WT阶段的结果可以读取到寄存器文件中。因此，这只是一种节省时间的方法。一开始我误解了。