生成寄存器延迟，用于凿子中的模拟

Question

当我使用Verilog时，我想定义一个这样的寄存器：

reg [7:0] cnt;
always @ (posedge clk) begin
cnt <= #1 cnt + 1;
end

由于使用了#1，寄存器在波形中会比clk的前边缘稍有变化，在调试时会非常清楚。

我想知道我能不能用凿子做那件事？Firrtl生成Verilog；vcd"；iotester中的波形。

Answer 1

您不能在Chisel中执行此操作。Chisel只支持Verilog的一小部分可合成的同步数字设计。Chisel精神的一个重要部分是模拟与合成相匹配(你在模拟你正在录制的内容(。虽然我完全可以在更清晰的波形中看到用例，但延迟的作用远不止于此，而且并不适合Chisel试图实现的目标。

如果波形查看器自己提供视觉提示来帮助使其更加清晰，而不是强迫用户使用延迟技巧，那就太好了。